Anàlisi temporal en estàtica
L'anàlisi temporal en estàtica (amb acrònim anglès STA) és un mètode de simulació per calcular el temps esperat d'un circuit digital síncron sense requerir una simulació del circuit complet.[1]
Els circuits integrats d'alt rendiment s'han caracteritzat tradicionalment per la freqüència de rellotge a la qual operen. Mesurar la capacitat d'un circuit per funcionar a la velocitat especificada requereix la capacitat de mesurar, durant el procés de disseny, el seu retard en nombrosos passos. A més, el càlcul del retard s'ha d'incorporar al bucle intern dels optimitzadors de temporització en diverses fases del disseny, com ara síntesi lògica, disseny (col·locació i encaminament) i optimitzacions in situ realitzades al final del cicle de disseny. Tot i que aquestes mesures de temporització es poden realitzar teòricament mitjançant una simulació de circuit rigorosa, aquest enfocament és probable que sigui massa lent per ser pràctic. L'anàlisi de temporització estàtica té un paper vital per facilitar la mesura ràpida i raonablement precisa de la temporització del circuit. L'acceleració prové de l'ús de models de temporització simplificats i ignorant majoritàriament les interaccions lògiques en els circuits. Això s'ha convertit en un pilar del disseny durant les últimes dècades.[2]
Una de les primeres descripcions d'un enfocament de cronometratge estàtic es va basar en la tècnica d'avaluació i revisió de programes (PERT), el 1966.[3] A principis dels anys vuitanta van aparèixer versions i algorismes més moderns.[4]
En un sistema digital síncron, se suposa que les dades es mouen en un pas, avançant una etapa a cada tic del senyal del rellotge. Això s'aplica mitjançant la sincronització d'elements com ara biestables, que copien la seva entrada a la seva sortida quan el rellotge ho indica. Només dos tipus d'errors de temporització són possibles en aquest sistema:
- Una infracció del temps màxim, quan un senyal arriba massa tard i es perd l'hora en què hauria d'avançar. Aquests es coneixen més comunament com a infraccions/comprovacions de configuració, que en realitat són un subconjunt de violacions de temps màxim que impliquen un canvi de cicle en camins sincrònics.
- Una infracció de temps min, quan un senyal d'entrada canvia massa aviat després de la transició activa del rellotge. Aquests es coneixen més comunament com a infraccions/comprovacions de retenció, que en realitat són un subconjunt de violacions de temps mínim en el camí sincrònic.
L'hora en què arriba un senyal pot variar per moltes raons. Les dades d'entrada poden variar, el circuit pot realitzar diferents operacions, la temperatura i la tensió poden canviar, i hi ha diferències de fabricació en la construcció exacta de cada peça. L'objectiu principal de l'anàlisi de temporització estàtica és verificar que, malgrat aquestes possibles variacions, tots els senyals no arribaran ni massa aviat ni massa tard i, per tant, es pot assegurar el funcionament correcte del circuit.
Com que STA és capaç de verificar tots els camins, pot detectar altres problemes com ara errors, camins lents i desviació del rellotge.
Referències[modifica]
- ↑ «What is Static Timing Analysis (STA)? – How STA works? | Synopsys» (en anglès). https://www.synopsys.com.+[Consulta: 20 desembre 2022].
- ↑ «The Ultimate Guide to Static Timing Analysis (STA)» (en anglès). https://anysilicon.com,+15-01-2021.+[Consulta: 20 desembre 2022].
- ↑ Kirkpatrick, TI; Clark, NR IBM Journal of Research and Development, 10, 2, 1966, pàg. 135–141. DOI: 10.1147/rd.102.0135.
- ↑ Hitchcock, R. and Smith, G.L. and Cheng, D.D. IBM Journal of Research and Development, 26, 1982, pàg. 100–105. DOI: 10.1147/rd.261.0100.