Diferència entre revisions de la pàgina «NVRAM»

Salta a la navegació Salta a la cerca
20 bytes afegits ,  fa 8 anys
m
La primera, proposada per Dallas Semiconductor, consisteix en un circuit híbrid que integra una RAM CMOS de baix consum, una pila de liti i un controlador, que consisteix en un monitor de tensió i la lògica necessària per inhibir l'escriptura i mantenir els busos en alta impedància quan la tensió està fora d'especificacions. Aquesta solució aprofita els avantatges de les [[CMOS-RAM]]: velocitat i baix consum, i la llarga durada de les [[pila de liti|piles de liti]] (uns deu anys). Altres models inclouen rellotge en temps real i altres prestacions.
 
La segona estratègia consisteix a superposar una RAM a una EEPROM, [[Operació bit]] a bit|bit a bit]]. En funcionament normal les dades s'escriuen i llegeixen de la RAM, però davant un pols de "retenció", el contingut de la RAM passa a la EEPROM en paral·lel. Aquestes EEPROM poden mantenir les dades sense alimentació més de 10 anys, superant la vida de la [[pila de liti]]. El pols de retenció el pot generar tant un monitor de tensió intern com un senyal generat externament. Aquestes memòries necessiten que l'alimentació s'extingeixi prou lentament com per permetre que es completi l'[[enregistrament]] de les dades. A la pràctica, els [[condensador elèctric|condensadors]] de l'alimentació són suficients. Quan l'alimentació torna al seu valor nominal, les dades passen de la EEPROM a la RAM.
 
== Vegeu també ==

Menú de navegació