Vés al contingut

Memòria cau de la CPU

De la Viquipèdia, l'enciclopèdia lliure
Jerarquia de memòria cau fins a un nivell L3 de memòria cau i memòria principal amb L1 dins el xip

Una memòria cau de la CPU és una memòria cau de maquinari utilitzada per la unitat central de processament (CPU) d'un ordinador per reduir el cost mitjà (temps o energia) per accedir a les dades de la memòria principal.[1] Una memòria cau és una memòria més petita i ràpida, situada més a prop d'un nucli de processador, que emmagatzema còpies de les dades de les ubicacions de memòria principal que s'utilitzen amb freqüència. La majoria de les CPU tenen una jerarquia de diversos nivells de memòria cau (L1, L2, sovint L3, i rarament fins i tot L4), amb diferents cachés específics per a instruccions i dades al nivell 1. La memòria cau normalment s'implementa amb memòria estàtica d'accés aleatori (SRAM), a les CPU modernes, la major part d'elles per àrea de xip, però la SRAM no sempre s'utilitza per a tots els nivells (de memòria cau I o D), o fins i tot. qualsevol nivell, de vegades algun darrer o tots els nivells implementats amb eDRAM.[2]

Existeixen altres tipus de memòria cau (que no es tenen en compte per a la "mida de la memòria cau" de les memòries cau més importants esmentades anteriorment), com ara la memòria intermèdia de traducció (TLB) que forma part de la unitat de gestió de memòria (MMU) que tenen la majoria de CPU.[3]

Quan s'intenta llegir o escriure en una ubicació de la memòria principal, el processador comprova si les dades d'aquesta ubicació ja es troben a la memòria cau. Si és així, el processador llegirà o escriurà a la memòria cau en lloc de la memòria principal molt més lenta.[4]

Referències

[modifica]
  1. Gabriel Torres. «How The Cache Memory Works», 12-09-2007.
  2. Hennessy, John L. Computer Architecture: a Quantitative Approach (en anglès). Sixth, 2011. ISBN 978-0128119051. OCLC 983459758. 
  3. «Cache: Why Level It» (en anglès). http://gec.di.uminho.pt.+[Consulta: 17 setembre 2022].
  4. David A. Patterson; John L. Hennessy, 2004. Computer Organization and Design: The Hardware/Software Interface, Third Edition. Elsevier. p. 552. ISBN 978-0-08-050257-1