Cadena d'escaneig
La cadena d'escaneig és una tècnica utilitzada en el disseny per a proves. L'objectiu és facilitar les proves proporcionant una manera senzilla d'establir i observar cada biestable en un IC. L'estructura bàsica de l'exploració inclou el següent conjunt de senyals per controlar i observar el mecanisme d'escaneig.[1]
- Scan_in i scan_out defineixen l'entrada i la sortida d'una cadena d'escaneig. En un mode d'escaneig complet, normalment cada entrada només condueix una cadena i també n'observa una.
- Un pin d'activació d'escaneig és un senyal especial que s'afegeix a un disseny. Quan s'afirma aquest senyal, cada flip-flop del disseny es connecta a un registre de desplaçament llarg.
- Senyal de rellotge que s'utilitza per controlar tots els FF de la cadena durant la fase de canvi i la fase de captura. Es pot introduir un patró arbitrari a la cadena de xancletes i es pot llegir l'estat de cada xancleta.
En un disseny d'escaneig complet, la generació automàtica de patrons de prova (ATPG) és especialment senzilla. No es requereix cap generació de patrons seqüencials; les proves combinatòries, que són molt més fàcils de generar, seran suficients. Si teniu una prova combinatòria, es pot aplicar fàcilment.[2]
- Afirma el mode d'escaneig i configura les entrades desitjades.
- Desactiva el mode d'escaneig i aplica un rellotge. Ara els resultats de la prova es capturen a les xancletes objectiu.
- Torneu a afirmar el mode d'exploració i comproveu si la prova combinatòria ha passat.
En un xip que no té un disseny d'escaneig complet, és a dir, el xip té circuits seqüencials, com ara elements de memòria que no formen part de la cadena d'exploració, es requereix la generació de patrons seqüencials. La generació de patrons de prova per a circuits seqüencials cerca una seqüència de vectors per detectar una falla particular a través de l'espai de totes les seqüències vectorials possibles.[3]
Fins i tot una simple falla enganxada requereix una seqüència de vectors per a la detecció en un circuit seqüencial. A més, a causa de la presència d'elements de memòria, la controlabilitat i observabilitat dels senyals interns en un circuit seqüencial són en general molt més difícils que les d'un circuit lògic combinacional. Aquests factors fan que la complexitat de l'ATPG seqüencial sigui molt superior a la de l'ATPG combinacional.[4]
Hi ha moltes variants:
- Exploració parcial : només algunes de les xancletes estan connectades en cadenes.
- Múltiples cadenes d'escaneig : es construeixen dues o més cadenes d'escaneig en paral·lel, per reduir el temps de càrrega i observació.
- Compressió de prova: l'entrada a la cadena d'escaneig la proporciona la lògica integrada.
Referències[modifica]
- ↑ anysilicon. «Introduction to Chip Scan Chain Testing» (en anglès americà), 20-05-2014. [Consulta: 23 febrer 2024].
- ↑ «Scan Chain - an overview | ScienceDirect Topics» (en anglès). [Consulta: 23 febrer 2024].
- ↑ «Scan Test» (en anglès americà). [Consulta: 23 febrer 2024].
- ↑ «An Introduction to Scan Test for Test Engineers» (en anglès). [Consulta: 23 febrer 2024].