VHDL-AMS

VHDL-AMS és un derivat del llenguatge de descripció de maquinari VHDL (estàndard IEEE 1076-1993). Inclou extensions de senyal analògic i mixt (AMS) per tal de definir el comportament dels sistemes de senyal analògic i mixt (IEEE 1076.1-1999).

L'estàndard VHDL-AMS es va crear amb la intenció de permetre als dissenyadors de sistemes de senyal analògic i mixt i circuits integrats crear i utilitzar mòduls que encapsulin descripcions de comportament d'alt nivell, així com descripcions estructurals de sistemes i components.

VHDL-AMS és un llenguatge de modelatge estàndard de la indústria per a circuits de senyal mixt. Proporciona semàntica de modelatge en temps continu i basat en esdeveniments, de manera que és adequat per a circuits analògics, digitals i mixtes analògics/digitals. És especialment adequat per a la verificació de circuits integrats analògics, de senyal mixt i de radiofreqüència molt complexos.

Exemple de codi

A VHDL-AMS, un disseny consisteix com a mínim en una entitat que descriu la interfície i una arquitectura que conté la implementació real. A més, la majoria de dissenys importen mòduls de biblioteca. Alguns dissenys també contenen múltiples arquitectures i configuracions.

Un díode ideal senzill a VHDL-AMS semblaria així:

library IEEE;
use IEEE.math_real.all;
use IEEE.electrical_systems.all;

-- this is the entity
entity DIODE is
  generic (iss : current := 1.0e-14);  
  port (terminal anode, cathode : electrical);   
end entity DIODE;

architecture IDEAL of DIODE is
 quantity v across i through anode to cathode;
 constant vt : voltage := 0.0258;   
begin

 i == iss * (exp(v/vt) - 1.0);

end architecture IDEAL;

Simuladors VHDL-AMS

• ANSYS Simplorer
• Cadence Virtuoso AMS Designer
• Integració de Dolphin SMASH
• Mentor Graphics Aquesta ADMS
• Mentor Graphics SystemVision
• Sinopsi SaberRD