Layout Versus Schematic
El Layout Versus Schematic (Emplaçament envers esquemàtic, amb acrònim anglès LVS) és la classe de programari de verificació d'automatització del disseny electrònic (EDA) que determina si un disseny de circuit integrat particular correspon a l'esquema o diagrama de circuit original del disseny.[1]
Una verificació de regles de disseny (DRC) amb èxit garanteix que el disseny s'ajusta a les regles dissenyades/necessàries per a una fabricació impecable. Tanmateix, no garanteix si realment representa el circuit que voleu fabricar. Aquí és on s'utilitza una comprovació LVS.[2]
La necessitat d'aquests programes es va reconèixer relativament aviat en la història dels CI, i els programes per realitzar aquesta comparació es van escriure ja el 1975.[3] Aquests primers programes operaven principalment a nivell d'isomorfisme de grafs, comprovant si l'esquema i la disposició eren realment idèntics. Amb l'arribada de la lògica digital, això era massa restrictiu, ja que exactament la mateixa funció es pot implementar de moltes maneres diferents (i no isomòrfiques). Per tant, LVS s'ha augmentat mitjançant la comprovació d'equivalència formal, que comprova si dos circuits fan exactament la mateixa funció sense exigir isomorfisme.[4]
El programari de comprovació LVS reconeix les formes dibuixades del traçat que representen els components elèctrics del circuit, així com les connexions entre ells. El programari "LVS" compara aquesta llista de xarxes amb la llista de xarxes d'un esquema similar o d'un diagrama de circuits.[5]
Els principals productes programari codi obert EDA emprant LVS :
- KLayout https://klayout.de/
- Netgen http://opencircuitdesign.com/netgen/
- Staticfreesoft : sistema de disseny obert elèctric VLSI. [1]
Referències[modifica]
- ↑ «Layout Versus Schematic (LVS)» (en anglès). https://engineering.jhu.edu/.+[Consulta: 26 octubre 2022].
- ↑ Automation, Tempo. «Effectively Using Layout Versus Schematic (LVS) Simulation for Your PCBA Design» (en anglès). https://www.tempoautomation.com,+14-05-2020.+[Consulta: 26 octubre 2022].
- ↑ (1975) "An artwork design verification system" a Proceedings of the 12th Design Automation Conference. : 414–420, IEEE Press
- ↑ Fabio Somenzi and Andreas Kuehlmann, Equivalence Checking, chapter 4 (volume 2) of Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3
- ↑ «Layout versus Schematic Checking (LVS)» (en anglès). https://semiengineering.com.+[Consulta: 26 octubre 2022].