Aïllament de rases superficials
L'aïllament de rases superficials (amb acrònim anglès STI), també coneguda com a tècnica d'aïllament de caixa, és una característica del circuit integrat que evita la fuita de corrent elèctric entre els components del dispositiu semiconductors adjacents. STI s'utilitza generalment en nodes de tecnologia de procés CMOS de 250 nanòmetres i més petits. Les tecnologies CMOS més antigues i les que no són MOS utilitzen habitualment l'aïllament basat en LOCOS.[1][2]
STI es crea a principis durant el procés de fabricació del dispositiu semiconductors, abans que es formin transistors. Els passos clau del procés STI impliquen gravar un patró de rases al silici, dipositar un o més materials dielèctrics (com el diòxid de silici) per omplir les rases i eliminar l'excés de dielèctric mitjançant una tècnica com la planarització química-mecànica. [1]
Algunes tecnologies de fabricació de semiconductors també inclouen un aïllament profund de rases, una característica relacionada que sovint es troba en circuits integrats analògics.[3]
L'efecte de la vora de la rasa ha donat lloc al que recentment s'ha anomenat "efecte de canal estret invers" [4] o "efecte d'amplada estreta inversa".[5] Bàsicament, a causa de la millora del camp elèctric a la vora, és més fàcil formar un canal conductor (per inversió) a una tensió més baixa. La tensió llindar es redueix efectivament per a una amplada de transistor més estreta.[6][7] La principal preocupació dels dispositius electrònics és el corrent de fuga subllindar resultant, que és substancialment més gran després de la reducció de la tensió llindar.
Flux del procés:[8]
- Deposició de pila (òxid + nitrur protector).
- Impressió de litografia.
- Gravat en sec (gravat d'ions reactius).
- Farciment de rases amb òxid.
- Polit químic-mecànic de l'òxid.
- Eliminació del nitrur protector.
- Ajust d'alçada de l'òxid a Si.
Referències[modifica]
- ↑ Quirk, Michael & Julian Serda (2001). Semiconductor Manufacturing Technology: Instructor's Manual Arxivat September 28, 2007, a Wayback Machine., p. 25.
- ↑ «Shallow Trench Isolation - an overview | ScienceDirect Topics» (en anglès). https://www.sciencedirect.com.+[Consulta: 27 octubre 2022].
- ↑ «What is trench isolation? Explain its use in VLSI technology.» (en anglès). https://www.ques10.com.+[Consulta: 27 octubre 2022].
- ↑ Jung, Jong-Wan; Kim, Jong-Min; Son, Jeong-Hwan; Lee, Youngjong Japanese Journal of Applied Physics, 39, Part 1, No. 4B, 30-04-2000, pàg. 2136–2140. Bibcode: 2000JaJAP..39.2136J. DOI: 10.1143/JJAP.39.2136.
- ↑ A. Chatterjee et al., IEDM 1996.(conference announcement) Chatterjee, A.; Esquivel, J. & Nag, S. et al. (1996), "A shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology. Digest of Technical Papers, pàg. 156–157, ISBN 0-7803-3342-X, DOI 10.1109/VLSIT.1996.507831
- ↑ Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W Solid-State Electronics, 46, 11, November 2002, pàg. 1699–1707. Bibcode: 2002SSEle..46.1699P. DOI: 10.1016/S0038-1101(02)00147-8.
- ↑ Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal Microelectronics Reliability, 41, 5, May 2001, pàg. 689–696. DOI: 10.1016/S0026-2714(01)00002-6.
- ↑ «Isolation Techniques» (en anglès). https://www.iue.tuwien.ac.at.+[Consulta: 27 octubre 2022].